TP 1 Modul 2
Buatlah rangkaian J-K flip flop dan D flip flop seperti pada gambar pada percobaan dengan ketentuan input B0=1, B1=1, B2=0, B3=clock , B4=0, B5=0, B6=0
D Flip-Flop (U1 menggunakan IC 7474)
JK Flip-Flop (U2 menggunakan IC 74LS112)
1. D Flip-Flop (U1, IC 7474)
D flip-flop memiliki satu input utama, yaitu D, dan satu input clock CLK. Pada flip-flop ini, nilai data pada input D akan diteruskan ke output Q pada tepi naik (rising edge) dari sinyal clock.
Komponen dalam rangkaian U1:A:
B0, B1, B2, B3, B4: Saklar ini berfungsi sebagai input manual untuk memberikan logika 1 atau 0 ke flip-flop.
CLK: Input clock (B3) yang mengontrol kapan flip-flop akan membaca nilai pada input D dan memperbarui nilai pada output Q.
Prinsip Kerja D Flip-Flop:
Ketika clock memberikan sinyal naik (rising), flip-flop akan mengambil nilai dari input D.
Nilai D ini akan ditransfer ke output Q.
Jika D = 1 pada saat clock naik, maka Q akan menjadi 1, dan jika D = 0, maka Q akan menjadi 0.
Ketika R dan S kita input logika High dan D serta Clock diberi logika Low maka output Q nilainya 0 dan Q' nilainya 1
2. JK Flip-Flop (U2, IC 74LS112)
JK flip-flop memiliki dua input utama, yaitu J dan K, serta satu input clock CLK. JK flip-flop merupakan jenis flip-flop yang lebih fleksibel dibandingkan SR flip-flop karena mengatasi kondisi tidak stabil.
Komponen dalam rangkaian U2:A:
J dan K: Input logika yang diatur melalui saklar seperti B0, B1, B2, dll.
CLK: Clock yang mengendalikan kapan output akan berubah, tergantung pada nilai J dan K.
Prinsip Kerja JK Flip-Flop:
J = 0, K = 0: Output tidak berubah (hold).
J = 0, K = 1: Output di-reset menjadi 0.
J = 1, K = 0: Output di-set menjadi 1.
J = 1, K = 1: Output akan toggle, yaitu beralih dari 0 ke 1 atau dari 1 ke 0 pada tepi naik clock.
Ketika J dan K diatur ke 0 dan R, S diberi logika high maka disaat clock diinput 1, maka Q berlogika 0 dan Q' berlogika 1.
Prinsip Kerja Keseluruhan Rangkaian:
D flip-flop (U1) akan menyimpan nilai data dari input D (diatur oleh saklar) ketika sinyal clock diterima. Output dari flip-flop ini akan diteruskan ke rangkaian lain sesuai dengan desain.
JK flip-flop (U2) juga dipicu oleh sinyal clock. Berdasarkan nilai input J dan K, output Q akan berubah sesuai dengan kondisi tabel kebenaran JK flip-flop (hold, set, reset, atau toggle).
Input R dan S adalah input yang ada karena dasar dari rangkaian Flip Flop adalah rangkaian RSFF. Jika nilai R atau S bernilai 0 maka, input yang diberikan pada JK tidak akan berpengaruh karena input RS ada pada akhir rangkaian sehingga mempengaruhi hasil akhir dari output
Komentar
Posting Komentar